Xem mẫu
- Đánh giá các thuật toán ước lượng mù
trong bù sai lệch định thời cho các bộ ADC
ghép xen thời gian
Hoàng Thị Yến∗ , Tạ Văn Thành∗ , Lê Đức Hân∗ , Trịnh Xuân Minh∗ , Hoàng Văn Phúc∗ , Đỗ Ngọc Tuấn†
∗ Đại học Kỹ thuật Lê Quý Đôn, Hà Nội, Việt Nam
† Đại học Thông tin Liên lạc, Nha Trang, Khánh Hòa
Email: hoangyenmta@gmail.com
f
s
Tóm tắt nội dung—Sai lệch giữa các kênh trong các Bộ
I 0(t ) M
y 0 >n@
ADC0
chuyển đổi tương tự - số ghép xen thời gian (TIADCs) MT
s
gây ra méo trong phổ đầu ra, ảnh hưởng tới khả năng I (t )
1
f
s
M
I 0(t )
làm việc của các Bộ chuyển đổi tương tự - số (ADC). Vì x(t ) y1 > n@ y[n ]
ADC1 T
I (t ) s
vậy, việc bù sai lệch cho các kênh của TIADC là hết sức
Mux 1
cần thiết. Trong bài báo này, nhóm tác giả phân tích hiệu I (t ) f
s
I (t )
quả của việc sử dụng thuật toán bình phương trung bình M
M 1
M 1
y M 1 > n @
ADC M 1
cực tiểu (Least Mean Square) và thuật toán bình phương
cực tiểu đệ quy (Recursive least squares - RLS) trong bù (a) (b)
sai lệch định thời cho TIADC. Phân tích này nhằm đánh
giá hiệu quả bù sai lệch thông qua việc quan sát phổ đầu Hình 1. Cấu trúc và giản đồ thời gian của TI-ADC M kênh
ra, thể hiện qua các tham số tỉ số tín hiệu trên nhiễu và
méo (signal-to-noise and distortion ratio - SNDR), dải động
không chứa hài (spurious-free dynamic range - SFDR) và
tốc độ hội tụ của việc ước lượng. Điều này được thể hiện
thời rm Ts , với m = 0, 1, ..., M − 1, trong đó rm là độ
qua kết quả mô phỏng. sai lệch định thời tương đối so với chu ký lấy mẫu như
chỉ ra trong hình 2. Các sai lệch kênh này tạo ra các
I. GIỚI THIỆU hài trong phổ tần đầu ra [2], [3], và làm giảm hiệu năng
Trước sự phát triển của các hệ thống truyền thông số, hoạt động của TIADC. Vì vậy, chúng làm giảm tỉ số
các chuẩn truyền thông mới, hiệu năng của các ADC tín hiệu trên nhiễu và méo (SNDR) và dải động không
đơn đang bị giới hạn bởi tốc độ, độ phân giải và độ chứa hài (SFDR) [3]. Chính vì vậy, hiệu chỉnh các sai
chính xác. Để khắc phục được các hạn chế này thì ADC lệch kênh trong TIADC là việc làm cần thiết.
ghép xen thời gian (Time-interleaved Analog-to-Digital Trong những năm gần đây, hiệu chỉnh sai lệch khuếch
Converter - TIADC) là một giải pháp đầy hứa hẹn. Giải
pháp này sử dụng nhiều ADC đơn hoạt động song song
và lấy mẫu xen kẽ nhau về mặt thời gian [1], [2]. Trong
cấu trúc TIADC M kênh, mỗi kênh lấy mẫu với tần số
fs /M . Do đó về mặt lý thuyết, TIADC M kênh tương
đương với một ADC mà có tốc độ lấy mẫu tăng M lần
như minh họa trong hình 1.
Về mặt lý tưởng, đặc tính hàm truyền của các kênh là
hoàn toàn giống nhau. Tuy nhiên, trong thực tế, do sai
lệch trong quá trình xử lý, sự biến đổi của nguồn cung
cấp, nhiệt độ và độ tuổi của các thành phần điện tử. . .
mà trong TIADC xảy ra các sai lệch kênh. Mỗi kênh
trong một TIADC M kênh được đặc trưng bởi sai lệch
một chiều Om , sai lệch khuếch đại gm và sai lệch định Hình 2. Các sai lệch kênh trong TIADC
78
- đại và sai lệch định thời đã được nghiên cứu [5]-[11]. là đáp ứng tần số của bộ vi phân rời rạc theo thời gian
Các công trình này thường xem xét trên hệ thống TIADC lý tưởng [13]. Vì trong TIADC thì độ lệch thời gian rm
hai kênh [5]-[7]. Một số công trình nghiên cứu hiệu là nhỏ so với chu kỳ lấy mẫu Ts nên chúng ta có thể
chỉnh sai lệch định thời trên hệ thống 4 kênh [8]-[11]. áp dụng công thức xấp xỉ chuỗi Taylor cho thành phần
Trong bài báo này, nhóm tác giả chỉ tập trung vào việc erm Hd (e ) và bỏ qua các thành phần bậc cao ta được
jω
phân tích và hiệu chỉnh sai lệch định thời theo phương kết quả như sau:
pháp số. Trong đó, chúng tôi phân tích và so sánh thuật
toán ước lượng thích nghi để ước lượng sai lệch định erm Hd (e ) ≈ 1 + rm Hd ejω
jω
(4)
thời trong TIADC M kênh. Kết quả đưa ra trong bài
báo thực hiện hiệu chỉnh mù sai lệch định thời sử dụng Thay (4) vào (1) và áp dụng biến đổi Fourier rời rạc
cấu trúc thích nghi dựa trên thuật toán RLS và thuật ngược của (1) ta được đầu ra của TIADC như sau:
toán LMS.
Phần còn lại của bài báo được tổ chức như sau. Trong y [n] = x [n] + e [n] (5)
phần II phân tích mô hình của hệ thống theo phương
pháp số. Trong đó, chỉ xét sai lệch định thời trong Trong đó x [n] là tín hiệu vào, e [n] là thành phần lỗi
TIADC M kênh. Trên cơ sở đó, xây dựng trình tự các do sai lệch định thời. Mô hình như vậy được chỉ ra trong
bước của thuật toán ước lượng mù được trình bày ở hình 4.
phần III. Một số kết quả mô phỏng bằng phần mềm e [n] có thể được viết dưới dạng vector như sau:
Matlab và kết luận sẽ được trình bày trong phần IV
và V. e [n] = cTr xr [n] (6)
II. MÔ HÌNH HỆ THỐNG Trong đó, cr là vector hệ số sai lệch định thời, xr [n]
là vector tín hiệu được điều chế và được vi phân. Các
Giả sử cho tín hiệu vào băng tần hữu hạn X (jΩ) = 0,
vector này được biểu diễn như sau:
với |Ω| ≥ B và B ≤ Tπs , đầu ra của TIADC M kênh
trong hình 3 có sai lệch định thời có thể được viết lại ℜn
{R1 } , ℑo{R1 }n, ..., ℜ {R
!T
như sau: o 2 } , ℑ {R2 } , ...,
cr =
ℜ R M −1 , ℑ R M −1 , R M
M 2 2 2
(7)
−1
j( ω−k 2π ) X ej ( ω−k 2π ) (1)
X
X (jΩ) = αk e M M
Trong đó ℜ {x} là phần thực của x và ℑ {x} là phần
k=0
ảo của x, và Rk được xác định theo công thức
Trong đó:
M −1
1 X 2π
M −1
1 X rm Hd (ejω ) −jk 2πm Rk = rm e−jk M m (8)
jω
(2) M m=0
αk e = e e M
M m=0
và
và
Hd (ejω ) = jω, for−π < ω ≤ π (3) xr [n] = m [n] x [n] ∗ hd [n] (9)
(nM+0)Ts+r0Ts
ADC0 y[n]
x[n]
Analog input (nM+m)Ts+rmT Digital e[n]
x(t) output y[n]
ADCm MUX
fs=1/Ts hd[n]
(nM+(M-1))Ts+rM-1Ts xr[n]
m[n]
ADCM-1
cr
TIADC
Hình 4. Mô hình đơn giản của hệ thống TIADC M kênh rời rạc theo
Hình 3. Mô hình TIADC chỉ có sai lệch định thời thời gian
79
- Trong đó Các bước thực hiện thuật toán LMS
2π 2π
1. Khởi tạo: n = 0, cˆr [0] , µ
m[n] = 2cos 1 n , −2sin 1 n , ..., 2. Lặp n = 0 đến L
M M
2π 2π 3. eˆ [n] = cˆT
r [n] yr [n]
2cos k n , −2sin k n , ..., (10) 4. xˆ [n] = y [n] − eˆ [n]
M M 5. ε [n] = x ˆ [n] ∗ f [n]
M 2π M 2π
6. cˆr [n] = cˆr [n − 1] + µε [n] yr [n]
2cos −1 n , −2sin −1 n , 7. Kết thúc
2 M 2 M
T
(−1)n
thích nghi và ε [n] là phần lỗi sau khi tín hiệu xˆ [n] đi
III. THỰC HIỆN THUẬT TOÁN ƯỚC LƯỢNG
qua một bộ lọc thông cao f [n]. Bộ lọc thông cao nhằm
Trong phần này, nhóm tác giả trình bày cấu trúc ước loại bỏ tín hiệu, giữ lại thành phần sai lệch định thời để
lượng mù sử dụng thuật toán LMS và RLS [11], [13], đưa vào bộ lọc.
[14] như mô tả trong hình 5 để ước lượng sai lệch định Thuật toán LMS đòi hỏi thời gian nhiều hơn để hội
thời. Như đã phân tích ở trên, nhiệm vụ đặt ra là phải tụ, khi cần tăng tốc độ hội tụ, thì thuật toán RLS là giải
ước lượng được vector lỗi e [n]. Giải pháp đưa ra là phải pháp cần xem xét, thuật toán RLS thực hiện tối thiểu
ước lượng được vector hệ số sai lệch định thời cˆr . Trong hóa hàm định giá:
bài báo này, nhóm tác giả sử dụng thuật toán lọc thích
n
nghi để ước lượng vector này. Các giá trị ước lượng này 2
(14)
X
ζ(n, ω) = λn−1 |e(l, ω)| ,
được sử dụng để tạo ra tín hiệu lỗi được ước lượng eˆ [n].
l=0
Tín hiệu này sau đó được trừ khỏi y [n] để được tín hiệu
vào được khôi phục lại x ˆ [n] theo công thức sau: trong đó 0 < λ < 1 là hệ số “forget” và e(l, ω) như chỉ
ra trong tài liệu [15]. I là ma trận đơn vị, Ψ là ma trận
x
ˆ [n] = y [n] − eˆ [n] = x [n] + e [n] − eˆ [n] (11) tương quan và δ là một hằng số dương. Thông thường,
Vì trong phương pháp hiệu chỉnh mù, tín hiệu đầu vào thường chọn λ trong dải 0.9 < λ < 1 và δ > 100σ 2 với
x(n) không được biết ở đầu ra. Tín hiệu đầu ra y(n) σ 2 là phương sai của tín hiệu vào.
của TIADC được sử dụng thay cho x(n) trong các công
thức (6) và (9) để ước lượng tín hiệu lỗi. Do đó, chúng Các bước thực hiện thuật toán RLS
ta có:
1. Khởi tạo: n = 0, λ, Ψ [0] = δI
eˆ[n] = cˆTr [n]yr [n] (12) 2. Lặp n = 0 đến L
3. u [n] = Ψ−1 [n − 1] yr [n]
yr [n] = m[n]y[n]∗hd [n] (13) 4. 1
k [n] = λy [n]u[n] u [n]
r
Việc ước lượng cˆr được thực hiện thông qua thuật toán 5. T
eˆ [n] = cˆr [n] ∗ yr [n]
6. xˆ [n] = y [n] − eˆ [n]
LMS và thuật toán RLS. Thuật toán LMS thực hiện tối 7. cˆr [n] = cˆr [n −1] + k [n] ε [n]
thiểu hóa hàm trung bình bình phương lỗi E e2 (n, ω) .
8.
Ψ−1 [n] = λ−1 Ψ−1 [n − 1] − k [n] yr [n] Ψ−1 [n − 1]
Trong đó E thể hiện là việc lấy trung bình. Việc cập nhật 9. Kết thúc
lại trọng số cˆr [n] nhằm ước lượng được cˆr [n] giống với
hệ số sai lệch thật sự cr [n], trong đó µ là hệ số bước Ta thấy, thuật toán LMS đơn giản hơn trong tính toán,
vì vậy các công trình nghiên cứu sử dụng rộng rãi thuật
toán này trong bù sai lệch định thời. Tuy nhiên, tốc độ
y[n]=x[n]+e[n] xˆ[ n ] hội tụ của thuật toán phụ thuộc µ, ngược lại, thuật toán
RLS yêu cầu sự tính toán phức tạp hơn nhưng lại mang
eˆ[ n ]
lại hiệu quả về thời gian hội tụ. Phần sau đây, nhóm tác
hd[n] giả đưa ra kết quả đối với hai thuật toán này sử dụng
yr[n]
đối với việc bù sai lệch trong hệ thống TIADC 4 kênh.
m[n]
cˆr [n] IV. KẾT QUẢ MÔ PHỎNG
Adaptive algorithm
e [ n]
f [n] Để so sánh hiệu quả của hai thuật toán trên, nhóm
tác giả mô phỏng đối với cấu trúc 10 bit TIADC bốn
kênh lấy mẫu ở tần số 2.7GHz, trong đó giả sử kênh 0
Hình 5. Cấu trúc ước lượng mù sử dụng thuật toán thích nghi là kênh tham chiếu không có sai lệch định thời như chỉ
80
- Bảng I
ra trong bảng 1. Tín hiệu đầu vào là tín hiệu băng tần BẢNG GIÁ TRỊ SAI LỆCH ĐỊNH THỜI
hữu hạn với X (jΩ) = 0 và ΩTs ≥ 0.7π, nhiễu Gauss
trắng phương sai σ 2 = 1, thuật toán LMS với bước thích ADC rm
0
nghi µ = 0.01, thuật toán RLS với hệ số λ = 0.95. ADC0
ADC1 0.00016Ts
Với thuật toán LMS, nhóm tác giả thực hiện mô phỏng ADC2 -0.00025Ts
với các giá trị của µ, nếu chọn giá trị µ nhỏ thì thời gian ADC3 -0.00087Ts
hội tụ lâu hơn, nếu chọn µ lớn thì tín hiệu không hội tụ
được. Qua thử nghiệm mô phỏng, tác giả tăng dần µ từ
0.001 và chọn µ = 0.01 là giá trị mà tín hiệu vẫn hội tụ
được để thời gian hội tụ không quá lớn. Với thuật toán
RLS, tác giả thực hiện tăng λ từ 0.9 và λ = 0.95 là giá
trị đầu tiên cho tín hiệu hội tụ tốt, khi tăng dần λ tới
λ > 1 thì tín hiệu không còn hội tụ được.
Tỉ số tín trên nhiễu được tính theo công thức (15) và
(16) lần lượt cho y [n] và xˆ [n] theo [13]:
PN −1 !
2
|x [n]|
SNR = 10log10 PN −1n=0 2
(15)
n=0 |x [n] − y [n]|
và
Hình 6. Phổ của tín hiệu trước và sau khi bù sử dụng thuật toán LMS
PN −1 !
2
|x [n]|
SNR = 10log10 PN −1
n=0
2
(16)
n=0 |x [n] − x
ˆ [n]|
Các tham số sai lệch định thời giữa các kênh trong
TIADC được cho trong bảng 1. Kết quả mô phỏng đưa
ra trong hình 6 và hình 7, cho thấy: đối với thuật toán
RLS, các hài do sai lệch định thời đã được loại bỏ gần
như hoàn toàn. SFDR trước khi hiệu chỉnh là 53.2 dB,
sau khi hiệu chỉnh là 99,7 dB, tham số này nâng lên
46.5dB. SNDR trước khi hiệu chỉnh là 33.2 dB, sau khi
hiệu chỉnh là 60.6 dB, tham số này được cải thiện 27.4
dB. So sánh với kết quả khi sử dụng thuật toán LMS
thì những tham số này thực sự được cải thiện và nâng
lên đáng kể. Khi sử dụng thuật toán LMS thì SFDR chỉ
cải thiện được 30 dB, SNDR cải thiện được 17.7 dB. Hình 7. Phổ của tín hiệu trước và sau khi bù sử dụng thuật toán RLS
Hình 9 chỉ ra tốc độ hội tụ của thuật toán RLS. Sau
khoảng 1000 mẫu thì các hệ số cˆr hội tụ hoàn toàn.
Trong khi đó, nếu sử dụng thuật toán LMS thì phải sau
hơn 2000 mẫu thì các hệ số cˆr mới hội tụ hoàn toàn.
Tốc độ hội tụ của thuật toán LMS được minh họa trong
hình 8.
Từ phân tích và kết quả mô phỏng ở trên cho thấy,
thuật toán RLS đã ước lượng khá chính xác các hệ số
sai lệch định thời cˆr một cách nhanh chóng. Khi so sánh
các tham số này đối với mô hình hiệu chỉnh dựa trên
thuật toán LMS như thể hiện trên hình 6 và hình 7 cho
thấy mô hình sử dụng thuật toán RLS có tham số tốt
hơn.
Hình 8. Tốc độ hội tụ của dùng thuật toán LMS
V. KẾT LUẬN
Trong nghiên cứu này, chúng tôi phân tích hiệu quả
bù của thuật toán thích nghi cho sai lệch định thời trong
81
- [4] S. J. Tilden, T. E. Linnenbrink, and P. J. Green, "Overview of
IEEE-STD-1241" standard for terminology and test methods for
analog-to-digital converters"," in Instrumentation and Measure-
ment Technology Conference, 1999. IMTC/99. Proceedings of the
16th IEEE, 1999, vol. 3, pp. 1498-1503: IEEE.
[5] S. Jamal, D. Fu, M. Singh, P. Hurst, and S. Lewis, “Calibration
of sample-time error in a two-channel time-interleaved analog-to-
digital converter,” IEEE Transactions on Circuits and Systems I:
Regular Papers„ vol. 51, no. 1, pp. 130–139, Jan. 2004.
[6] M. Seo, M. Rodwell, and U. Madhow, “Blind correction of gain
and timing mismatches for a two-channel time-interleaved analog-
to-digital converter,” in Proceedings of 39th IEEE Asilomar
Conference on Signals, Systems and Computers, October 2005,
pp. 1121–1125
[7] S. Huang and B. Levy, “Adaptive blind calibration of timing offset
and gain mismatch for two-channel time-interleaved ADCs,” IEEE
Transactions on Circuits and Systems I: Regular Papers„ vol. 53,
Hình 9. Tốc độ hội tụ của dùng thuật toán RLS no. 6, pp. 1276–1288, June 2006.
[8] Huang, Steven, and Bernard C. Levy. "Blind calibration of timing
offsets for four-channel time-interleaved ADCs." IEEE Transac-
tions on Circuits and Systems I: Regular Papers 54.4 (2007): 863-
TIADC. Bài báo đã phân tích được đặc điểm của hai 876.
thuật toán khi áp dụng cho việc bù sai lệch định thời [9] C. Vogel, "A frequency domain method for blind identification
of timing mismatches in time-interleaved ADCs," in Norchip
cho TIADC, làm cơ sở cho việc lựa chọn thuật toán Conference, 2006. 24th, 2006, pp. 45-48: IEEE.
cho hệ thống. Kết quả cho thấy mô hình sử dụng thuật [10] D. Marelli, K. Mahata, and M. Fu, “Linear LMS compensation
toán RLS có tốc độ hội tụ nhanh, đạt được các chỉ số for timing mismatch in time-interleaved ADCs,” IEEE Transac-
tions on Circuits and Systems I: Regular Papers„ vol. 56, no. 11,
về SFDR, SNDR tốt hơn so với mô hình sử dụng thuật pp. 2476–2486, November 2009.
toán LMS. Tuy nhiên, thuật toán RLS đòi hỏi độ phức [11] V. Divi and G. Wornell, “Blind calibration of timing skew in
tạp tính toán lớn hơn so với sử dụng thuật toán LMS time-interleaved analog-to-digital converters,” IEEE Journal of
Selected Top-ics in Signal Processing„ vol. 3, no. 3, pp. 509–522,
thể hiện qua nhiều bước tính toán hơn, nhiều bộ cộng June 2009.
và bộ nhân hơn. Vì vậy tùy vào các ứng dụng cụ thể mà [12] A. V. Oppenheim, Discrete-time signal processing. Pearson Ed-
các nhà nghiên cứu có thể lựa chọn các thuật toán khác ucation India, 1999.
[13] Saleem, Shahzad, and Christian Vogel. "On blind identification
nhau tùy vào sự ưu tiên của việc nghiên cứu. Thuật toán of gain and timing mismatches in time-interleaved analog-to-
LMS đơn giản hơn trong tính toán nên là lựa chọn tốt digital converters." 33rd International Conference on Telecom-
trong các hệ thống tốc độ cao, tuy nhiên, nếu thực hiện munications and Signal Processing, Baden (Austria), pp. 151-155,
2010.
bài toán trên nền tảng công nghệ FPGA với tài nguyên [14] B. Farhang-Boroujeny, Adaptive filters: theory and applications.
và khả năng thực thi cao thì thuật toán RLS là một giải John Wiley and Sons, 2013.
pháp hiệu quả để nâng cao chất lượng bù sai lệch cho [15] S. Choi, E. R. Jeong, and Y. H. Lee, “Adaptive predistortion
with direct learning based on piecewise linear approximation of
TIADC. amplifier nonlinearity,” IEEE Select. Topics Signal Process., vol.
3, no. 3, pp.397–404, June. 2009.
LỜI CẢM ƠN
Nghiên cứu này được tài trợ bởi Quỹ phát triển khoa
học và công nghệ quốc gia (NAFOSTED) trong đề tài
mã số 102.02-2016.12.
TÀI LIỆU
[1] F. Maloberti, “High-speed data converters for communication
systems,” Circuits and Systems Magazine, IEEE, vol. 1, no. 1,
pp. 26 –36, Jan.2001.
[2] N. Kurosawa, H. Kobayashi, K. Maruyama, H. Sugawara, and
K. K., “Explicit analysis of channel mismatch effects in time-
interleaved ADC systems,” IEEE Transactions on Circuits and
Systems I: Fundamental Theory and Applications„ vol. 48, no.
3, pp. 261–271, March 2001.
[3] D. Fu, K. C. Dyer, H.-S. Lewis, and P. J. Hurst, “A digital
background calibration technique for time-interleaved analog-to-
digital converters,” IEEE Journal of Solid-State Circuits„ vol. 33,
no. 12, pp. 1904–1911, December 1998.
82
nguon tai.lieu . vn
