Xem mẫu
- Hội nghị Quốc gia lần thứ 23 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2020)
Thiết Kế Mạch Chia Công Suất Băng Rộng 8
Cổng Ra Kiểu Winkinson
Nguyễn Minh Giảng1, Lương Duy Mạnh1, Phạm Cao Đại2
1
Khoa Vô tuyến điện tử, Học viện Kỹ thuật Quân sự
2
Viện Tích hợp hệ thống, Học viện Kỹ thuật Quân sự
Email: nmgiang44@gmail.com
Abstract — Bài báo trình bày phương pháp thiết kế mạch mạch như Hình 1. Trên Hình 1, ký hiệu W(1/2) là
chia công suất 8 cổng ra theo kiểu Winkinson. Mạch thiết mạch chia công suất Winkinson có 1 cổng vào và 2
kế có dải tần làm việc từ 800 MHz đến 2,2 GHz. Để đạt cổng ra, thực hiện chức năng chia đôi công suất tín
được dải thông đủ rộng, nhóm nghiên cứu sử dụng hiệu vào [6], [7].
phương pháp chuyển đổi Chebychev để chuyển đổi trở
kháng giữa tải và đường truyền. Kết quả mô phỏng cấp W (½)
độ trường điện từ bằng phần mềm Keysight ADS trên
chất nền RO4350B của Rogers, độ dày 0,762 mm cho các W (½)
tham số đầu ra của mạch như sau: tổng suy hao trên các W (½)
cổng nhỏ hơn 9,6 dB, mức cách ly giữa các cổng ra lớn
hơn 23 dB, mức mất cân bằng biên độ và mất cân bằng W (½)
pha giữa các cổng ra theo thứ tự nhỏ hơn 0,1 dB và 2 độ. W (½)
Keywords- Mạch chia công suất Winkinson, phần W (½)
mềm ADS, chuyển đổi trở kháng, hàm số Chebyshev.
W (½)
I. GIỚI THIỆU Hình 1. Sơ đồ khối của mạch chia công suất có 8 cổng ra
Mạch chia công suất được sử dụng phổ biến trong
các mạch trộn tần, mạch khuếch đại công suất, mạch Mạch W(1/2) có cấu tạo gồm các đoạn mạch dải có
vào của anten mảng pha [1] – [5] . Hiện nay, mạch chia độ dài 1/4 bước sóng để phối hợp trở kháng giữa cổng
công suất kiểu Winkinson được sử dụng rộng rãi vì có vào và các cổng ra. Mạch W(1/2) có dạng như Hình 2
nhiều ưu điểm như [6], [7]: triệt tiêu được sóng phản [7].
xạ khi các cổng ra được phối hợp trở kháng, suy hao
Cổng 2
chèn nhỏ, mức cách ly giữa các cổng lớn, băng thông Zc ( λ/4)
khá rộng. Bài báo trình bày kết quả thiết kế mạch chia
Cổng 1
công suất kiểu Winkinson có 1 cổng vào và 8 cổng ra Zb
dải rộngvới các chỉ tiêu kỹ thuật yêu cầu như sau: dải Rs
tần làm việc từ 800 MHz đến 2,2 GHz, tổng suy hao Za Cổng 3
Zc ( λ/4)
trên các cổng ra nhỏ hơn 10 dB, mức cách ly giữa các
cổng ra > 20 dB, sai lệch pha giữa các cổng ra < 50, Zb
mức sai lệch biên độ giữa các cổng ra < 0,3 dB.
Phần còn lại của bài báo được cấu trúc như sau:
trong phần II, chúng tôi trình bày quy trình thiết kế
mạch chia công suất có 8 cổng ra. Phần III sẽ trình bày
về kết quả mô phỏng cấp độ trường điện từ của mạch. . Hình 2. Mạch Winkinson chia đôi công suất
Cuối cùng, chúng tôi kết luận bài báo trong phần IV.
Để đảm bảo độ cách ly giữa các cổng ta cần thêm
II. THIẾT KẾ MẠCH CHIA CÔNG SUẤT BĂNG điện trở RS giữa 2 nhánh của mạch Winkinson, giá trị
RỘNG 8 CỔNG RA của ZC và RS được xác định bằng các biểu thức [6]:
Để thực hiện mạch chia công suất kiểu Winkinson Zc 2Z a Z b , (1)
8 cổng ra (ký hiệu W(1/8)), ta thiết kế sơ đồ khối của
ISBN: 978-604-80-5076-4 287
- Hội nghị Quốc gia lần thứ 23 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2020)
Rs 2Z b , (2) f
m 2
Theo yêu cầu bài toán đặt ra, dải thông của mạch f0 4
W(1/8) là 93 %. Để đạt được mức dải thông này ta cần , (5)
phải áp dụng kỹ thuật mở rộng dải thông cho các mạch m sec 4 m
thành phần W(1/2). Một trong những phương pháp phổ 0
2 , (6)
biến hiện nay để mở rộng dải thông đó là chuyển đổi
4 2
trở kháng bằng nhiều đoạn thay vì chỉ sử dụng 1 đoạn 1 2 m sec m sec m , (7)
mạch dải có độ dài λ/4 để phối hợp trở kháng giữa tải 4 2
và đường truyền. Theo lý thuyết Phản xạ nhỏ [8], hệ số 2 m 3 sec m 4 sec m 1, (8)
phản xạ của toàn mạch gồm N đoạn mạch dải có cùng
4 0, (9)
độ dài điện được tính như sau:
Khi số đoạn N là chẵn: 3 1, (10)
2e jN 0 cos N 1 cos N 2 Zn 1 Z ne 2 n ,
(11)
1 Các giá trị trở kháng Z n (Ohm) sau khi tính toán có
n cos N 2n N/2 , (3)
2 các giá trị như sau:
Khi số đoạn N là lẻ:
2e jN 0 cos N 1 cos N 2 Z1 46,4
Z2 39,3
1
n cos N 2n N 1 / 2 cos , (4) Z3 31,8
2
Z4 26,9
Trong đó n là hệ số phản xạ của đoạn mạch dải thứ n;
Qua các biểu thức (3) và (4) ta thấy rằng thông qua Mỗi mạch W(1/2) sau khi được mở rộng dải thông
việc lựa chọn số lượng đoạn mạch N và các hệ số phản sẽ có dạng như bên dưới.
xạ n phù hợp ta có thể có được hàm số như 2Z1 2Z2 2Z3 2Z4
2
mong muốn. Để ưu tiên về độ rộng của dải thông, ta sử
dụng hàm Chebyshev [6] để xấp xỉ hàm phản hồi của 1 R1 R2 R3 R4
mạch. Tuy nhiên, khi đó hàm phản hồi sẽ có mức độ
không bằng phẳng nhất định trong dải thông. Ta chọn 3
2Z1
mức độ không bằng phẳng tối đa cho phép trong dải 2Z2 2Z3 2Z4
thông là m = 0,015 dB. Dải thông theo yêu cầu bài Hình 3. Mạch Winkinson chia đôi công suất sau
toán đặt ra là 93 %. Để xác định được số phần tử N, ta khi được mở rộng dải thông
tính dải thông của mạch W(1/2) cho trường hợp N = 2,
3, 4 và 5. Kết quả thể hiện ở Bảng I bên dưới. Giá trị trở kháng trên mỗi nhánh ta lấy bằng gấp đôi
so với giá trị tính được do ta mắc các nhánh song song
BẢNG I với nhau từng đôi một. Sau khi tính toán được giá trị
SỰ PHỤ THUỘC CỦA ĐỘ RỘNG DẢI THÔNG VÀO N của các trở kháng đặc trưng của các đoạn mạch dải, ta
có thể xác định được kích thước của các đoạn mạch
N Dải thông dải đó. Mạch W(1/2) sau khi được mở rộng dải thông
2 37.2% bằng phương pháp chuyển đổi trở kháng bằng nhiều
3 69.2 % đoạn được thể hiện ở hình 4.
4 93.3%
5 110.7%
Từ Bảng I ta thấy cần chọn số đoạn mạch dải N
bằng 4 là phù hợp. Khi N > 4 ta thu được dải thông
rộng hơn mức yêu cầu, tuy vậy khi số lượng đoạn mạch
dải N tăng lên thì suy hao của mạch ở đầu ra, kích
thước mạch và chi phí chế tạo cũng tăng lên. Do vậy, ta
chọn N bằng 4 là mức tối ưu.
Hình 4. Mạch W(1/2) sau khi mở rộng dải thông
Sau khi xác định được giá trị N =4, ta tính giá trị
.
trở kháng đặc trưng của các đoạn mạch dải theo các
So sánh 2 mạch W(1/2) ở hình 2 và 3 ta thấy mạch
phương trình (5 ÷11) [6]:
ở hình 3 có 4 tầng, do vậy số điện trở cần để đảm bảo
cách ly giữa 2 cổng ra là 4 điện trở, từ R1 đến R4. Việc
lựa chọn giá trị các điện trở này sẽ ảnh hưởng đến mức
ISBN: 978-604-80-5076-4 288
- Hội nghị Quốc gia lần thứ 23 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2020)
cách ly giữa các cổng. Nếu như với mạch W(1/2) ở Hình 6 thể hiện sự phụ thuộc của hệ số tán xạ
hình 2 giá trị tối ưu của Rs được tính theo biểu thức S(1,m) vào tần số, có đơn vị dB. Trong đó m là các
(2), thì với mạch sau khi cải tiển ở hình 3 để lựa chọn cổng ra được đánh số từ 2 đến 8, cổng có tín hiệu vào
giá trị của các điện trở cho phù hợp, ta sử dụng tính ta quy ước là cổng 1. Ta thấy các đồ thị suy hao của
năng Optimization trong ADS. Bằng tính năng trên, sau các cổng ra gần như trùng nhau và có độ lệch không
khi ta thiết lập mức độ cách ly cần đạt được giữa 2 quá 0,1 dB. Điều này thể hiện mức mất cân bằng biên
cổng ra ( > 30 dB), Phần mềm sẽ lần lượt chạy các bộ độ giữa các cổng ra cũng không vượt quá 0,1 dB. Bên
số (R1, R2, R3, R4) trong miền giá trị mà ta chọn. Kết cạnh đó, ta thấy rằng phần đường đặc tuyến nằm trong
quả ta thu được bộ các giá trị sau của các điện trở cách dải thông của mạch chia công suất khá bằng phẳng.
ly (Ohm) thỏa mãn điều kiện tối ưu mà ta đặt ra. Trong dải tần từ 0,8 MHz đến 2,2 GHz tổng suy hao
trên cả 8 cổng ra của mạch chia công suất nằm trong
R1 R2 R3 R4 khoảng từ 4,8 dB đến 9,6 dB. Như vậy thỏa mãn yêu
123 198 324 866 cầu của bài toán thiết kế.
Chỉ tiêu kỹ thuật tiếp theo ta cần xét đến đó là mức
Layout của mạch chia công suất có 8 cổng ra sau độ cách ly giữa các cổng ra. Mức cách ly giữa 2 cổng
khi ghép các mạch W (1/2) theo sơ đồ khối ở hình 1 i và j ( i, j = 2 ÷ 9) được đánh giá qua tham số tán xạ
được thể hiện ở hình dưới. Mạch có kích thước 90,7 S(i, j) và có đơn vị dB. Nếu S(i,j) càng bé (giá trị
mm x 160,8 mm. tuyệt đối càng lớn) thì mức cách ly càng cao. Ta có tất
cả 8 cổng ra, như vậy sẽ có tất cả 28 cặp cổng. Theo
yêu cầu thiết kế, mức độ cách ly của tất cả các cặp
cổng phải > 20 dB. Trong 28 cặp cổng ra, ta xét 2
nhóm có mức cách ly thấp nhất gồm các cổng có
khoảng cách gần nhau hơn cả.
Hình 5. Layout của mạch W(1/8)
Trong phần tiếp theo, ta sẽ trình bày kết quả mô
phỏng cấp độ trường điện từ của mạch W(1/8) mà ta
vừa thiết kế được.
Hình 7. Mức cách ly giữa các cổng 2-3, 4-5, 6-7 và 8-9
III. KẾT QUẢ MÔ PHỎNG
Nhóm 1: gồm các cặp cổng ra 2-3, 4-5, 6-7 và 8-9,
Sau khi hoàn thành việc tính toán, mạch W(1/8) mức độ cách ly của các cặp cổng ra này thể hiện trên
được mô phỏng trên Phần mềm Keysight ADS. Mức Hình 7. Những cặp cổng trên có khoảng cách gần nhau
độ suy hao trên các cổng ra được thể hiện ở Hình 6. nhất nên mức cách ly giữa chúng sẽ là kém nhất. Trong
dải tần làm việc từ 0,8 đến 2,2 GHz ta thấy mức độ
cách ly giữa các cặp cổng ra ở trên nằm trong khoảng
từ 23,3 dB đến 33,4 dB.
Tiếp theo ta xét mức cách ly giữa các cặp cổng
nhóm 2 gồm các cặp cổng 3-4, 5-6 và 7-8 ( hình 8). Ta
thấy giữa các cổng có mức cách ly nhỏ nhất là 32 dB.
Như vậy mức độ cách ly giữa các cổng trên cũng được
thỏa mãn.
Như vậy các cặp cổng có mức cách ly thấp nhất
đều thỏa mãn chỉ tiêu đề ra, từ đó ta suy ra, tất cả các
cặp cổng ra đều có mức cách ly đạt yêu cầu.
Hình 6. Mức suy hao trên các cổng ra
ISBN: 978-604-80-5076-4 289
- Hội nghị Quốc gia lần thứ 23 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2020)
IV. KẾT LUẬN
Trong bài báo này, chúng tôi đã trình bày phương
pháp thiết kế một bộ chia công suất có 8 cổng ra kiểu
Winkinson băng rộng dựa trên kỹ thuật biến đổi trở
kháng bằng nhiều đoạn sử dụng biến đổi Chebyshev.
Với tần số làm việc trung tâm là 1,5 GHz, mạch chia
công suất có dải thông đạt 93,3 %, mạch cho tổng suy
hao trên các cổng ra ở mức < 9,6 dB, mức cách ly giữa
các cổng ra > 23 dB, mức độ mất cân bằng pha và
biên độ giữa các cổng ra lần lượt nhỏ hơn 20 và bé
hơn 0,1 dB.
Hình 8. Mức cách ly giữa các cổng 3-4, 5-6 và 7-8 TÀI LIỆU THAM KHẢO
[1]. A. A. Rauf, J. Tahir, A. Raza, A. Ali and I. H. Umrani, "16
Ta xét đến mức độ mất cân bằng pha giữa các cổng ways X-band wilkinson power divider for phased array
ra. Đồ thị thể hiện độ lệch pha giữa các cổng ra so với transmitter," 2018 15th International Bhurban Conference on
cổng vào thể thiện ở hình 9. Applied Sciences and Technology (IBCAST), Islamabad, pp. 835-
840, 2018.
[2]. S. Wang, M.-J. Chiang and C.-T. Chang, "A novel CMOS 24-
GHz in-phase power divider using synthetic coupled lines", IEEE
Trans. Compon. Packag. Manuf. Technol., vol. 5, no. 3, pp. 398-
403, Mar. 2015.
[3]. C.-F. Chen, T.-Y. Huang, T.-M. Shen and R.-B. Wu, "Design of
miniaturized filtering power dividers for system-in-a-
package", IEEE Trans. Compon. Packag. Manuf. Technol., vol. 3,
no. 10, pp. 1663-1672, Oct. 2013.
[4]. P.-H. Deng and Y. T. Chen, "New Wilkinson power dividers
and their integration applications to four-way and filtering
dividers", IEEE Trans. Compon. Packag. Manuf. Technol., vol. 4,
no. 11, pp. 1828-1837, Nov. 2014.
[5]. T. Djerafi, D. Hammou, K. Wu and S. O. Tatu, "Ring-shaped
substrate integrated waveguide Wilkinson power
dividers/combiners", IEEE Trans. Compon. Packag. Manuf.
Technol., vol. 4, no. 9, pp. 1461-1469, Sep. 2014.
[6]. D. M. Pozar, Microwave engineering, New York: Wiley,2012.
Hình 9. Độ lệch pha giữa các cổng ra và cổng vào [7]. E. J. Wilkinson, “An N-way hybrid power divider,” IRE Trans.
Microw. Theory Techn., vol. 8, no. 1, pp. 116–118, Jan. 1960.
[8]. R. E. Collin, Theory and design of wideband multisection
Từ hình 9 ta thấy, các đồ thị gần như trùng nhau, quarterwave transformers, Proc. IRE, Vol. 43, No 2, pp. 179–185,
nghĩa là pha của các tín hiệu ra gần như trùng nhau. 1955.
Kết quả tính toán mô phỏng cho thấy mức sai lệch
(mất cân bằng) về pha giữa các cổng ra không vượt
quá 2 độ.
Để đánh giá chung kết quả thiết kế, ta có bảng tổng
kết so sánh giữa các chỉ tiêu đặt ra ban đầu và thu
được sau khi thiết kế như bên dưới.
BẢNG II
SO SÁNH GIỮA CHỈ TIÊU KỸ THUẬT ĐẶT RA VÀ KẾT
QUẢ MÔ PHỎNG THU ĐƯỢC SAU KHI THIẾT KẾ
Đạt được khi thiết
Yêu cầu
kế
Tổng suy hao < 10 dB < 9,6 dB
Mức cách ly > 20 dB > 23 dB
Mức mất cân bằng
< 50 < 20
pha
Mức mất cân bằng
< 0,3 dB < 0,1 dB
biên độ
Như vậy mạch thiết kế đã thỏa mãn các yêu cầu đặt ra.
ISBN: 978-604-80-5076-4 290
nguon tai.lieu . vn