Xem mẫu

  1. dce 2014 Khoa KH & KTMT Bộ môn Kỹ Thuật Máy Tính CuuDuongThanCong.com https://fb.com/tailieudientucntt
  2. dce 2014 Tài liệu tham khảo • “Digital Systems, Principles and Applications”, 11th Edition, Ronald J. Tocci, Neal S. Widmer, Gregory L. Moss 4/22/2014 Logic Design 1 ©2014, CE Department 2 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  3. dce 2014 Flip-Flop và mạch tuần tự CuuDuongThanCong.com https://fb.com/tailieudientucntt
  4. dce 2014 Nội dung • Giới thiệu mạch tuần tự • Flip-Flop NAND, NOR • Clocked Flip-Flop • Flip-Flop với ngõ nhập bất đồng bộ • Các vấn đề về thời gian 4/22/2014 Logic Design 1 ©2014, CE Department 4 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  5. dce 2014 Giới thiệu • Mạch tổ hợp không có bộ nhớ • Hầu hết các hệ thống được tạo thành từ mạch tổ hợp và các phần tử nhớ 4/22/2014 Logic Design 1 ©2014, CE Department 5 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  6. dce 2014 Giới thiệu (tt) • Phần mạch tổ hợp nhận tín hiệu từ input ngoài và từ output của các phần tử nhớ (memory elements). • Output của hệ thống là một hàm chức năng lấy tín hiệu input ngoài và thông tin từ các phần tử nhớ. • Phần tử nhớ quan trọng nhất là flip-flop (FF) (được tạo ra từ các cổng logic). – Bản thân cổng logic không có khả năng nhớ – FF: kết nối các cổng logic theo cách mà thông tin có thể được lưu trữ 4/22/2014 Logic Design 1 ©2014, CE Department 6 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  7. dce 2014 Giới thiệu (tt) • FF có 2 trạng thái SET : Q=1, Q’=0 - trạng thái HIGH hoặc 1. CLEAR/RESET: Q=0, Q’=1 - trạng thái LOW hoặc 0 FF còn có tên gọi khác là Latch (cài) 4/22/2014 Logic Design 1 ©2014, CE Department 7 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  8. dce 2014 NAND Gate Latch • FF cơ bản nhất có thể được xây dựng từ 2 cổng NAND hoặc 2 cổng NOR • FF tạo thành từ 2 cổng NAND được gọi là NAND gate latch hay latch • Ngõ ra cổng NAND-1 nối vào ngõ nhập của cổng NAND-2 và ngược lại • Output được đặt tên là Q và Q’ (Q và Q’ luôn ngược nhau trong điều kiện bình thường – X/X’, A/A’...). • Có 2 input: – SET input: set Q = 1. – CLEAR input : set Q = 0. 4/22/2014 Logic Design 1 ©2014, CE Department 8 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  9. dce 2014 NAND Gate Latch • Khi SET = 1 và CLEAR = 1 thì mạch NAND latch có 2 trường hợp có thể xảy ra – Ngõ xuất phụ thuộc vào trạng thái các ngõ nhập trước đó 4/22/2014 Logic Design 1 ©2014, CE Department 9 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  10. dce 2014 NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 0 4/22/2014 Logic Design 1 ©2014, CE Department 10 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  11. dce 2014 NAND Gate Latch • Setting: xảy ra khi SET input có một xung xuống 0 trong khi CLEAR input vẫn bằng 1 – Trường hợp Q = 1 4/22/2014 Logic Design 1 ©2014, CE Department 11 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  12. dce 2014 NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 0 4/22/2014 Logic Design 1 ©2014, CE Department 12 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  13. dce 2014 NAND Gate Latch • Clearing: xảy ra khi CLEAR input có một xung xuống 0 trong khi SET input vẫn bằng 1 – Trạng thái Q = 1 4/22/2014 Logic Design 1 ©2014, CE Department 13 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  14. dce 2014 NAND Gate Latch • Khi SET = CLEAR = 0 cùng lúc thì giá trị output sẽ không thể đoán trước được. Tuỳ thuộc vào tín hiệu nào lên 1 trước. • Vì vậy, trong NAND latch điều kiện SET = CLEAR = 0 không được sử dụng. 4/22/2014 Logic Design 1 ©2014, CE Department 14 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  15. dce 2014 NAND Gate Latch 4/22/2014 Logic Design 1 ©2014, CE Department 15 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  16. dce 2014 Các ký hiệu tương đương 4/22/2014 Logic Design 1 ©2014, CE Department 16 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  17. dce 2014 NOR Gate Latch 4/22/2014 Logic Design 1 ©2014, CE Department 17 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  18. dce 2014 Clock Signals và Clocked FFs • Một hệ thống số có thể hoạt động trong chế độ bất đồng bộ (Asynchronous) hoặc đồng bộ (Synchronous). – Hệ thống bất đồng bộ: output có thể thay đổi trạng thái bất kì lúc nào khi input thay đổi. – Hệ thống đồng bộ: output thay đổi trạng thái tại một thời điểm xác định bởi tín hiệu clock (Clock signal) 4/22/2014 Logic Design 1 ©2014, CE Department 18 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  19. dce 2014 Clock Signals và Clocked FFs • Tín hiệu Clock được phân bổ đến tất cả các phần của hệ thống. Output có thể thay đổi chỉ khi tín hiệu clock chuyển trạng thái. • Tín hiệu clock chuyển trạng thái từ – 0 lên 1: cạnh lên (Positive going transition – PGT). – 1 xuống 0: cạnh xuống (Negative going transition – NGT). 4/22/2014 Logic Design 1 ©2014, CE Department 19 CuuDuongThanCong.com https://fb.com/tailieudientucntt
  20. dce 2014 Clock Signals và Clocked FFs • Hầu hết các hệ thống số đều hoạt động ở chế độ đồng bộ (Synchronous). – Dễ thiết kế – Dễ sửa chữa • Clocked FF được thiết kế để khi có sự thay đổi trạng thái của clock thì trạng thái của output cũng thay đổi theo. 4/22/2014 Logic Design 1 ©2014, CE Department 20 CuuDuongThanCong.com https://fb.com/tailieudientucntt
nguon tai.lieu . vn